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不是穿越而是进步 Fermi缓存基本架构揭秘
2010年04月24日 07时18分 三好在线作者: 徐铮

 

  Fermi构架的GTX480已经上市快一个月了,大家对其性能相比也心中有数,不过对于高端玩家来说,GTX480并不是真正的看点,相比之下Fermi超前的架构技术才是值得我们揣摩的内容。本站早已经对DX11的热门技术Tesselation在Fermi构架上的实现做了比较详细的分析(了解详细内容:怎一个“流”字了得 Fermi面向图形技术浅析),Fermi引入的PolyMorph Engine和Raster Engine是实现Tesselation技术的硬件关键部分,当然相当曲面细分的运算也需要CUDA Cores的前级数据分析。
 
  今天接着本站前文的报道,我们将一起来看看Fermi构架的第二个非常进步的设计,那就是交互性更强的片内Cache结构,在此之前许多网站都对GTX480做了非常详细的测试,但是对于其内部Cache构架基本上没有系统地介绍过,下面我们就先来看一下笔者绘制的Fermi构架GPC(图形处理器集群)内部的基本缓存结构。
 
Fermi GPC单元内部Cache结构(点击上图可放大)
 
  之所以说GF100缓存结构相比上一代GT200是飞跃,其最大的原因是源自Fermi构架对内部指令运算单元(习惯称为shader着色器)的调整,首先在SM内部,SP单元数量由24个增加到了32个,与此同时还需要弹性配合PolyMorph Engine进行相关运算,所以如此之大的并行结构对于Cache的设计要求就更高了。为了解决数据/指令buffer的问题,NVIDIA 工程师们采取了在全局L2 Cache容量翻倍,并且改为双向通讯结构的设计,另一方面将内部L1 Cache和share memory整合在了一起,并且可以智能在16KB和48KB容量之间进行分配。
 
DX11硬件图形流水线简图
Fermi构架进行渲染的步骤
 
  L2 Cache起到了全局数据共享的作用,在带处理数据被载入DRAM内之后,GigaThread Engine将会对其进行分配而其中经过“分析”后比较重要的数据将会被存储在L2 Cache内。而在上图的图形渲染步骤中即可看出,每一个步骤除了需要前一级单元数据的直接传递之外还需要来自Cahce的内容才能进行运算,Fermi本身高速行结构和ECC校正的DRAM设计也保证了数据传送和进入Cache内的准确性和效率。另一方面,在对于CUDA方面的应用,L1 Cache将会被智能设定在48KB,可以存储更多的指令以减少对于大量指令所带来的负荷。
 
  Fermi构架的出色设计在目前只能说刚刚展露出头角,而真正这些先进结构的设计将会在未来发挥出更大的优势,这不但需要开发工具的支持同时也对程序人员有了新的要求,不过最璀璨之处在于,Fermi为未来图形单元并行运算中的技术价值。

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